臺積電近日舉辦技術(shù)研討會，表示其 3nm 工藝節(jié)點已步入正軌，N3P 節(jié)點將于 2024 年下半年投入量產(chǎn)。
N3P 基于 N3E 工藝節(jié)點，進一步提高能效和晶體管密度。臺積電表示 N3E 節(jié)點良率進一步提高，已經(jīng)媲美成熟的 5nm 工藝。
據(jù)悉，臺積電高管表示 N3P 工藝目前已經(jīng)完成質(zhì)量驗證，其良品率可以接近于 N3E。作為一種光學微縮工藝，N3P 在 IP 模塊、設計規(guī)則、EDA 工具和方法方面兼容 N3E，因此臺積電表示整個過渡過程非常順利。
N3P 的關(guān)鍵優(yōu)勢在于其帶來的增強規(guī)格。與 N3E 相比，芯片設計人員可以期待在相同功耗下性能提升約 4%，或在匹配時鐘下功耗降低約 9%。對于由邏輯、SRAM 和模擬元件組成的典型芯片設計，晶體管密度也提高了 4%。
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